同步电路的状态与时钟边界

组合电路决定“若这些旧值保持稳定，下一值是什么”，寄存器决定“什么时候承认这个下一值”。反馈若经过寄存器，可以表达累加器；把输出直接接回组合输入则未必有稳定、唯一的布尔解释。

抽象的Mealy 机理路Mealy 机Mealy machine · Mealy automaton在每次读取输入并跨越转移时立即产生一个输出符号的确定有限状态机器。也从旧状态和输入产生输出。本页新增的是时钟边界和采样条件，而不是重新定义有限状态机。一个状态转移图正确，不代表实现它的门延迟已经满足时钟要求。

两个寄存器交换值 ​

令 $A_{t+1}=B_t$、$B_{t+1}=A_t$，初态 $(A_0,B_0)=(1,7)$。下一边沿得到 $(7,1)$，再下一边沿返回 $(1,7)$。若软件模拟器先执行 A=B 再执行 B=A，会得到 $(7,7)$，因为它错误地让第二次计算读到新值。

正确模拟方法是先由旧快照求两个 next 值，再一起更新。这个原则同样适用于流水级寄存器：一次边沿只能把本周期的旧 EX/MEM 送到 MEM/WB，不能在同一轮循环中让一条指令穿透所有级。

保持状态仍允许别人推进 ​

令 $A$ 的使能为零、$B$ 的使能为一，且 $B_{t+1}=A_t+1$。$A$ 保持不动，$B$ 仍可更新。流水线停顿可以只冻结前端，而让较老指令继续前进；“某个寄存器停”不等于“整个时钟停”。

增长周期与保持时间 ​

假设 $t_{cq}=30$ ps、最大组合延迟 $180$ ps、setup为 $20$ ps，则周期至少 $230$ ps。另有最短路径 $t_{cq,min}=10$ ps、$t_{comb,min}=5$ ps、hold为 $25$ ps，保持条件仍失败。把周期加到 $300$ ps不会改变这条最短路径过快的问题。数值只属于该玩具时序预算，不是器件测量。

单周期数据通路理路单周期数据通路与控制Single-cycle datapath · Datapath and control从五条 RV32I 指令的状态转移导出寄存器、ALU、存储与多路选择控制，并逐项核对副作用。把一条指令的组合工作放在两个架构状态边界之间；流水线理路五级顺序流水线Five-stage in-order pipeline · IF ID EX MEM WB固定逐周期模型，说明流水寄存器、有效位、结构资源和吞吐量，并把正确执行接到缓存轨迹。插入中间状态元件，缩短每段组合路径，同时增加跨周期保存的数据和控制。

每个valid位、写使能和保持信号都是状态语义的一部分。绘图时只有数据箭头而没有这些控制条件，无法回答“错误路径值为什么不会写进内存”。