五级顺序流水线

流水线增加的是同时在途的工作，而非让每条指令跳过步骤。把五道工序排成连续生产线，填满后可能每周期有一个结果，但单件仍穿过五级。数据和控制都必须跟着自己的指令走，不能让本周期的opcode驱动另一个周期的结果。

气泡是一个无效位置，暂停则是某条指令留在原位。两者不同：暂停前端时，后端的旧指令应继续完成，才能解除等待。

没有冒险时的重叠 ​

三条互不依赖的add从空流水线开始，分别在周期1、2、3进入IF，在周期5、6、7进入WB，最后一条于周期7写回。对 $N\ge 1$ 条持续可发射、无冒险的指令，需 $N+4$ 周期完成。

这不表示任意程序CPI等于1。有限片段有填充与排空成本，数据依赖、分支和存储等待又可能插入空位。即使周期数减少，时钟周期变长也可能抵消收益，必须同时报告周期长度。

结构冒险来自资源假设 ​

若改用一个每周期只接受一次请求的统一存储端口，那么旧load在MEM读数据时，新指令不能同时IF取指。这个冲突无需寄存器依赖也会出现。本文通过分离I/D端口排除了它，不把排除后的周期表推广到单端口机器。

一份可核验的共同程序 ​

从指令状态到缓存写回的完整任务给出同一段程序的顺序结果、21周期流水状态以及11次数据访存。两个load-use分别触发一周期互锁，一次taken分支清除两条错误路径指令；load→add、ALU→store-data、load→branch三条转发都有明确来源。

然后把这11次已确认的数据访问交给两种缓存。缓存缺失不回填到此固定一周期存储模型：前一个实验验证指令时序，后一个实验验证映射和数据搬运；要联合模拟，就须另加miss阻塞契约。

转发理路流水线数据冒险与转发Pipeline data hazards · Operand forwarding · Bypassing以最近较老写者和结果就绪为判据选择旁路值，核对双写者、x0、load和store数据路径。解决已经算出但尚未写回的值，互锁理路Load-use 冒险与流水互锁Load-use hazard · Pipeline interlock从数据就绪和消费时刻推导停顿，并明确PC保持、IF/ID保持与ID/EX气泡的不同控制。处理还没算出的值，分支清除理路分支冒险与错误路径清除Control hazard · Branch flush · Pipeline squash在EX末决断的顺序流水模型中清除年轻指令，证明错误路径store不会留下副作用。处理根本不该执行的指令。这三个机制的对象不同。

正确性检查不能只数周期。每条有效指令应读到最近较老写者的值，每个错误路径valid都应被清除，store只在对应有效MEM槽产生一次副作用。精确异常理路精确异常与已完成指令前缀Precise exception · Precise interrupt state把故障时的架构状态约束为顺序执行前缀，区分停止取指、清除年轻操作和保留较老效果。进一步要求故障出现时保留一个正确的已完成前缀。