单周期数据通路与控制

数据通路提供“可以把值送到哪里”的道路，控制信号选择本条指令真正走哪条路。add与lw都需要加法，但前者把和写回寄存器，后者把和当地址，再把内存的值写回。只看ALU输出正确，不能证明指令正确。

所有组合部件可以并行产生候选值；没有被选择的值不应引发状态变化。选择器只决定数据来源，写使能才决定是否产生副作用，这两类控制不能混为一谈。

加法结果还是地址 ​

初始 $x1=0x100$、$M[0x108..0x10b]=[5,0,0,0]$。addi x2,x1,8 应写回 $0x108$；lw x2,8(x1) 应写回 $5$。二者的ALU和都为 $0x108$，只有写回选择不同。若总是选择ALU输出，所有地址计算测试可能通过，load语义仍完全错误。

store有两种不同的源 ​

执行 sw x3,8(x1)，设 $x3=17$。ALU计算地址 $0x108$，数据端口取得17，写四个小端字节 [17,0,0,0]。误把ALU输入B也接到写数据，会把偏移8写入内存。这个错误来自两种角色被合并，与寄存器编号无关。

单周期不等于快速 ​

若取指、寄存器读取、ALU、数据读和写回选择的教学延迟依次为 $2,1,2,3,1$ 个时间单位，lw关键路径需要9单位。即使add绕过数据读，其单周期实现仍受同一时钟周期限制。这里的单位只是串行路径预算，没有计入真实布线和时钟代价。

若把两块存储替换为只能每周期服务一次的统一端口，lw在一个区间内既需取指又需取数，原先的资源假设不再成立；必须改变时序或资源，而不能只改图上的方框名字。

逐指令验证可以先从控制表中读出有效路径，再把它代回ISA转移式。对store与branch，还要检查所有无关写使能为零。数据值相同但多写了一次内存，同样是错误实现。

五级流水线理路五级顺序流水线Five-stage in-order pipeline · IF ID EX MEM WB固定逐周期模型，说明流水寄存器、有效位、结构资源和吞吐量，并把正确执行接到缓存轨迹。保留这些功能，但把中间结果和对应控制位一同寄存。不能只把数据延后一周期、仍让当前解码的RegWrite控制上一条指令的数据。